Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme

Abstract

Ce travail s’articule autour de la simulation et l’implémentation sur FPGA d’un décodeur de Viterbi à décision ferme. Il s'agit d'un décodeur utilisé dans les récepteurs des systèmes de communication numériques lorsque l'information est codée par un code convolutionnel. Cet algorithme concerne le décodage de canal et sert donc à la détection et à la correction des erreurs au sein de l'information reçue. Nous avons supposé un codeur convolutionnel de longueur de contrainte L = 4 et de rendement R = 1/2 défini par les polynôme générateurs g1 = 13 et g2 = 15. Nous avons effectué des simulations sur MATLAB pour cette même longueur mais aussi pour une longueur quelconque. Nous avons aussi réalisé un programme VHDL dont nous avons exposé l'avancement et les résultats.