Simulation en VHDL et génération de test

Abstract

Ce travail contient deux parties principales: * La première traite la manière de simulation en VHDL des circuits logiques par le langage de description de matériel VLSI nommé VHDL, ainsi qu'une application de ce langage pour élaborer un programme d'un multiplieur des nombres entiers * La deuxième partie traite le test et la testabilité des circuits intégrés, les différentes approches de vérification de leurs fonctionnalités, puis une application d'une approche hiérarchique de génération de test pour le multiplieur simulé.