Etude et implémentation sur circuit reconfigurable de l'algorithme d'Euclid pour le décodage de Reed-Solomon
| dc.contributor.author | Khemis, Redouane | |
| dc.contributor.other | Taghi, Mohamed Oussaid, Directeur de thèse | |
| dc.contributor.other | Abdelouel, Lahcen, Directeur de thèse | |
| dc.date.accessioned | 2021-01-25T07:56:42Z | |
| dc.date.available | 2021-01-25T07:56:42Z | |
| dc.date.issued | 2013 | |
| dc.description | Mémoire de Master : Electronique : Alger, Ecole Nationale Polytechnique : 2013 | fr_FR |
| dc.description.abstract | Ce travail s’inscrit dans le cadre de l’étude des codes correcteurs d’erreurs. Je m’intéresse tout particulièrement au bloc d’Euclid utilisé dans le décodage de Reed-Solomon. Après une étude théorique de ces codes, je propose une architectures pour le décodeurs de Reed-Solomon (15, 9) et (255, 239) basée sur la théorie d’Euclid. Les codes de description sont écrits en VHDL, la synthèse est l’implémentation de ce bloc est réalisé à l’aide de l’outil ISE de Xilinx sur carte FPGA. | fr_FR |
| dc.identifier.other | Ms05613 | |
| dc.identifier.uri | https://repository.enp.edu.dz/handle/123456789/7029 | |
| dc.language.iso | fr | fr_FR |
| dc.subject | Euclid | fr_FR |
| dc.subject | Codes de Reed-Solomon | fr_FR |
| dc.subject | FPGA | fr_FR |
| dc.subject | Code correcteurs d’erreurs | fr_FR |
| dc.title | Etude et implémentation sur circuit reconfigurable de l'algorithme d'Euclid pour le décodage de Reed-Solomon | fr_FR |
| dc.type | Thesis | fr_FR |