Réalisation d'un analyseur logique
| dc.contributor.author | Berkani, M. | |
| dc.contributor.author | Tiaïbia, K. | |
| dc.contributor.other | Tedjini, H., Directeur de thèse | |
| dc.date.accessioned | 2021-01-13T10:59:57Z | |
| dc.date.available | 2021-01-13T10:59:57Z | |
| dc.date.issued | 1978 | |
| dc.description | Mémoire de Projet de Fin d’Études : Électronique : Alger, Université des Sciences et de la Technologie Houari Boumedienne. École Nationale Polytechnique : 1978 | fr_FR |
| dc.description.abstract | Ce projet fait l'étude d'un analyseur, on se limite au niveau d'entrée TTL à une certaine rapidité de sortie des mots, à un certain nombre de bits (ou voies d'entrées) et enfin à un certain nombre de mots à recueillir. | fr_FR |
| dc.identifier.issn | PN00578 | |
| dc.identifier.uri | https://repository.enp.edu.dz/handle/123456789/5921 | |
| dc.language.iso | fr | fr_FR |
| dc.subject | Analyseur logique | fr_FR |
| dc.subject | Synchronisation | fr_FR |
| dc.subject | Mémorisation | fr_FR |
| dc.subject | Visualisation | fr_FR |
| dc.title | Réalisation d'un analyseur logique | fr_FR |
| dc.type | Thesis | fr_FR |