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Élément Dublin CoreValeurLangue
dc.contributor.authorOumeddour, Messaoud-
dc.contributor.authorEl Allia, Mourad-
dc.contributor.otherFarah, Ahcene, Directeur de thèse-
dc.date.accessioned2021-01-01T21:35:53Z-
dc.date.available2021-01-01T21:35:53Z-
dc.date.issued1994-
dc.identifier.otherPN01094-
dc.identifier.urihttp://repository.enp.edu.dz/xmlui/handle/123456789/4255-
dc.descriptionMémoire de Projet de Fin d’Études : Électronique : Alger, École Nationale Polytechnique : 1994fr_FR
dc.description.abstractCe mémoire décrit la conception et la réalisation d'un multiplieur et d'un diviseur CMOS de type ASIC. L'architecture du multiplieur et du diviseur est basée respectivement sur l'algorithme de Baugh-Wooley et Cappa-Hammacher modifié, combinés à un réseau carry-save. L'objectif principal de la conception était de réaliser un multiplieur pouvant être efficacement intégré dans un processeur de traitement de signal. Les résultats de la réalisation sont un multiplieur 16x16 bits et un diviseur 16/8 bits pour des opérandes non signés, complément à deux ou mixte.fr_FR
dc.language.isofrfr_FR
dc.subjectArchitecture du multiplieur et du diviseurfr_FR
dc.subjectAlgorithme de Baugh-Wooleyfr_FR
dc.subjectAlgorithme de Cappa-Hammacherfr_FR
dc.subjectRéseau carry-savefr_FR
dc.subjectTraitement de signalfr_FR
dc.subjectMultiplieur 16x16 bitsfr_FR
dc.subjectDiviseur 16/8 bitsfr_FR
dc.subjectOpérandes non signésfr_FR
dc.titleCAO d'ASICfr_FR
dc.title.alternativeapplication à la conception d'un multiplieur et d'un diviseurfr_FR
dc.typeThesisfr_FR
Collection(s) :Département Electronique

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