Modélisation des spécifications d'un NoC sous SDL

Abstract

L’objectif du travail qui nous a été proposé dans ce mémoire de Magister porte sur l’intégration des systèmes de réseaux informatiques sur des puces électroniques (appelés dans la littérature Anglo-Saxonne "NoC" pour Network on Chip) et ce, en se basant, bien évidement, sur les différents concepts et mécanismes connus dans le monde des réseaux informatiques, et que nous les avons analysé et adapté pour répondre aux exigences et aux diverses contraintes de la conception des SoCs. Afin de remplir cet objectif, nous devons passer par deux phases essentielles: la modélisation et la validation. Nous nous somme intéressés plus précisément par la première étape qui vise la définition d’un modèle de nœuds pour les NoCs. Pour cela, nous avons proposé une méthodologie de conception basée sur l’approche Top Down reposant sur une pile protocolaire, assurant non seulement la circulation de données entrant-sortant du nœud, mais aussi, permettant le masquage et l’abstraction des détails d’exécution de toute opération requise s’effectue en bas niveaux. Et grâce au présent travail, on se permet de dire que l’implémentation future d’une plateforme de communication propre aux SoCs est alors devenue envisageable. Ce mémoire est agencé de la manière suivante: Le chapitre 1 présente le contexte et la problématique de l’étude. Il détaille les avantages et les inconvénients des circuits synchrones, en rappelant combien un circuit synchrone sera difficile à mettre en place dans les futurs systèmes sur puce. Les particularités et les exigences des circuits asynchrones sont également présentées ainsi que celles des architectures globalement asynchrones localement synchrones. Enfin, les différents Principes de base de la conception des systèmes mono puce sont passés en revue. Le chapitre 2 détaille les différents types de réseaux sur puce, en allant des simples réseaux à médium partagés (bus) aux réseaux hybrides hiérarchiques en présentant différentes topologies. Une première comparaison qualitative de ces architectures est proposée. Un état de l’art des réseaux sur puce NoC industriels et autre est aussi présenté pour enfin retenir un modèle de conception de réseau sur puce qu’on appelle Nostrum qui servira de modèle de référence pour notre projet . Le chapitre 3 introduit les approches de conception, ce chapitre se propose alors en vue de présenter notre approche de conception de tels systèmes avec les outils associés et le flux de conception possible. Le chapitre 4 expose notre cahier des charges élaboré en utilisant les mécanismes réseau (présentés dans deuxième chapitre) pour modéliser notre Nœud réseau sur puce. Le but alors est de valider le modèle que nous avons décrit sous SDL après la génération du réseau sur puce associé à ce modèle. Une architecture d’évaluation de performance sera présentée pour proposer enfin les simulations et les résultats associés.