Abstract:
Codes de contrôle de parité `a faible densité (LDPC) codes font partie des codes correcteurs d’erreur les plus performant, puisque ils permettent d’atteindre une performance de correction d’erreur tr`es proche de la limite de Shanon pour des codes en block tr`es larges. Nous avons consacré notre travail `a la conception d’une architecture semi parallèle, flexible d’un décodeur LDPC basée sur l’ de décodage Min-sum. Les performances de cet algorithme de décodage ont été valide´ dans un premier temps par le biais d’une simulation. La conception de l’architecture du décodeur a été ensuite implémentée sur la carte FPGA après réduction de la taille du code LDPC considéré pour ce travail, à cause des exigences de test. Les schémas générés par la description HDL de cette architecture ont été associé aux résultats de synthèse.
