Abstract:
Le travail effectué dans le cadre de cette thèse se rapporte à la conception d’une plateforme pour l’implémentation hardware des réseaux de neurones sur FPGA, plus particulièrement l’algorithme de la rétro propagation du gradient (RPG).
Les réseaux de neurones étant au cœur de notre sujet, nous avons consacré le premier chapitre à une présentation générale des réseaux de neurones, en particulier le preceptron multicouche basé sur l’algorithme RPG.
Dans le deuxième chapitre, nous avons effectué une étude sur l’état de l’art concernant l’implémentation hardware des réseaux de neurones.
Ce qui nous a conduits à proposer une nouvelle approche de classification du hardware neuronal allant des circuits standards jusqu’aux circuits et systèmes sur puce.
Dans le chapitre III, nous avons effectué une étude des différents aspects liés à l’implémentation hardware de l’algorithme RPG sur FPGA, à savoir, l’apprentissage, le degré de parallélisme, le choix du langage de description matérielle ainsi que l’évaluation des performances de l’architecture proposée.
Nous avons consacré une attention particulière quand à l’influence du choix du multiplieur sur les performances du réseau de neurones; en terme de surface et de temps d’exécution.
Aussi, dans ce chapitre, nous avons pris en considération les aspects liés au choix de la famille des circuits FPGAs et le problème lié à la densité d’intégration.
Dans le chapitre IV, nous avons appliqué la reconfiguration dynamique à l’algorithme RPG.
Pour cela, nous avons effectué une étude comparative des trois approches de reconfiguration dynamiques, à savoir la reconfiguration statique, la reconfiguration dynamique globale et la reconfiguration dynamique locale.
Dans le chapitre V, nous avons proposé une nouvelle méthodologie pour l’implémentation hardware des réseaux de neurones, basée sur l’application du concept de réutilisation « design reuse ».
La méthodologie proposée constitue l’épine dorsale pour la construction d’une plateforme permettant de regrouper l’ensemble des techniques et moyens liés à l’implémentation sur FPGA des réseaux de neurones.
