Abstract:
Ce mémoire décrit la conception et la réalisation d'un multiplieur et d'un diviseur CMOS de type ASIC. L'architecture du multiplieur et du diviseur est basée respectivement sur l'algorithme de Baugh-Wooley et Cappa-Hammacher modifié, combinés à un réseau carry-save. L'objectif principal de la conception était de réaliser un multiplieur pouvant être efficacement intégré dans un processeur de traitement de signal.
Les résultats de la réalisation sont un multiplieur 16x16 bits et un diviseur 16/8 bits pour des opérandes non signés, complément à deux ou mixte.
