Abstract:
Nous avons simulé et tenté d'implémenter un décodeur de Viterbi à décision ferme sur une carte FPGA. Il s'agit d'un décodeur utilisé dans les récepteurs des systèmes de communication numériques lorsque l'information est codée par un code convolutionnel. Cet algorithme concerne le décodage de canal et sert donc à la détection et à la correction des erreurs au sein de l'information reçue. Nous avons supposé un codeur convolutionnel de longueur de contrainte L = 4 et de rendement R = 1/2 défini par les polynôme générateurs g = 13 et g = 15. Nous avons effectué des simulations sur MATLAB pour cette même longueur mais aussi pour une longueur quelconque. Nous avons aussi tenté de réaliser un programme VHDL dont nous avons exposé l'avancement et les résultats.
