Mise en œuvre d’une architecture améliorée d’un processeur FFT sur FPGA

Abstract

La Transformée de Fourier Rapide (FFT) est un algorithme numérique utilisé pour calculer efficacement la transformée de Fourier discrète (TFD) d’un signal. Elle permet de décomposer un signal en ses composantes fréquentielles. Étant donné que la transformée de Fourier rapide (FFT) est au cœur de l’algorithme chirp scaling utilisé dans le traitement du radar à synthèse d’ouverture SAR, il est primordial d’évaluer l’algorithme ainsi que sa complexité de calcul afin de concevoir une architecture matérielle FFT optimale. La principale contribution de cette recherche réside dans la conception d’un processeur FFT sur FPGA qui est à la fois rapide, efficient en termes de ressources, et qui peut être configuré avec un nombre variable de points, N (N = 8 k). L’étude comparative menée entre le processeur FFT proposé et les articles de référence récents démontre de manière favorable l’efficacité de cette nouvelle architecture en terme de consommation de ressources matérielles.