Simulation en VHDL et génération de test

Laidi, Kamel; Boubakir, Chaâbane

dc.contributor.author	Laidi, Kamel
dc.contributor.author	Boubakir, Chaâbane
dc.contributor.other	Farah, A., Directeur de thèse
dc.date.accessioned	2021-01-01T21:18:25Z
dc.date.available	2021-01-01T21:18:25Z
dc.date.issued	1995
dc.identifier.other	PN01295
dc.identifier.uri	http://repository.enp.edu.dz/xmlui/handle/123456789/4253
dc.description	Mémoire de Projet de Fin d’Études : Électronique : Alger, École Nationale Polytechnique : 1995	fr_FR
dc.description.abstract	Ce travail contient deux parties principales: * La première traite la manière de simulation en VHDL des circuits logiques par le langage de description de matériel VLSI nommé VHDL, ainsi qu'une application de ce langage pour élaborer un programme d'un multiplieur des nombres entiers * La deuxième partie traite le test et la testabilité des circuits intégrés, les différentes approches de vérification de leurs fonctionnalités, puis une application d'une approche hiérarchique de génération de test pour le multiplieur simulé.	fr_FR
dc.language.iso	fr	fr_FR
dc.subject	Simulation en VHDL	fr_FR
dc.subject	Circuits logiques	fr_FR
dc.subject	Description du matériel	fr_FR
dc.subject	Multiplieur de nombres entiers	fr_FR
dc.subject	Testabilité des circuits intégrés	fr_FR
dc.subject	Approche hiérarchique	fr_FR
dc.subject	Multiplieur simulé	fr_FR
dc.title	Simulation en VHDL et génération de test	fr_FR
dc.title.alternative	application à un multiplieur	fr_FR
dc.type	Thesis	fr_FR